یک روش کنترل بردار ورودی و جایگزینی گیت ترکیب شده، برای کاهش جریان نشتی

ترجمه مقاله یک روش کنترل بردار ورودی و جایگزینی گیت ترکیب شده، برای کاهش جریان نشتی

پروژه کارشناسی ارشد برق

فایل دانلودی شامل:

1)اصل مقاله لاتین IEEE

2) فایل ورد ترجمه شده 31 صفحه

چکیده »

کنترل بردار ورودی (IVC) تکنیک معروفی برای کاهش توان نشتی است. این روش، از اثر پشته های ترانزیستوری در دروازه های منطقی (گیت) CMOS _با اعمال مینیمم بردار نشتی (MLV) به ورودی های اولیه ی مدارات ترکیبی، در طی حالت آماده بکار_ استفاده می کند. اگرچه، روش IVC (کنترل بردار ورودی)، برای مدارات با عمق منطقی زیاد کم تاثیر است، زیرا بردار ورودی در ورودی های اولیه تاثیر کمی بر روی نشتی گیت های درونی در سطح های منطقی بالا دارد. ما در این مقاله یک تکنیک برای غلبه بر این محدودیت ارایه می کنیم؛ بدین سان که گیت های درونی با بدترین حالت نشتی شان را، با دیگر گیت های کتابخانه جایگزین می کنیم، تا عملکرد صحیح مدار را در طی حالت فعال تثبیت کنیم. این اصلاح مدار، نیاز به تغیر مراحل طراحی نداشته، ولی دری را به سوی کاهش بیشتر نشتی _وقتی که روش MLV (مینیمم بردار نشتی) موثر نیست_ باز می کند. آنگاه ما، یک روش تقسیم-و-غلبه که جایگزینی گیت های را مجتمع می کند، یک الگوریتم جستجوی بهینه MLV برای مدارات درختی، و یک الگوریتم ژنتیک برای اتصال به مدارات درختی، را ارایه می کنیم. نتایج آزمایشی ما بر روی همه ی مدارات محک MCNC91، نشان می دهد که 1) روش جایگزینی گیت، به تنهایی می تواند 10% کاهش جریان نشتی را با روش های معروف، بدون هیچ افزایش تاخیر و کمی افزایش سطح، بدست آورد: 2) روش تقیسم-و-غلبه، نسبت به بهترین روش خالص IVC 24% و نسبت به روش جایگذاری نقطه کنترل موجود 12% بهتر است: 3) در مقایسه با نشتی بدست آمده از روش MLV بهینه در مدارات کوچک، روش ابتکاری جایگزینی گیت و روش تقسیم-و-غلبه، به ترتیب می توانند بطور متوسط 13% و 17% این نشتی را کاهش دهند.

جهت دانلود محصول اینجا کلیک نمایید

ترجمه مقاله تقویت کننده ی شبه تفاضلی کلاس-AB برمبنای اینورتر CMOS برای کاربردهای HF

ترجمه مقاله تقویت کننده ی شبه تفاضلی کلاس-AB برمبنای اینورتر CMOS برای کاربردهای HF

فایل دانلودی شامل:

1)اصل مقاله لاتین

2) فایل ورد ترجمه شده 12 صفحه

چکیده:

این مقاله یک تقویت کننده ی شبه-تفاضلی کلاس-AB برمبنای اینورتر CMOS برای کاربردهای HF، با استفاده از مدار ساده rail-to-rail CMFB را ارایه می دهد. مدار ارایه شده، دارای دو اینورتر CMOS و فیدبک حالت-مشترک مکمل (CMFB) که خود متشکل از آشکارساز حالت-مشترک حالت جریان و تقویت کننده های ترنز-امپدانسی (transimpedance)، بوده_ می باشد. این مدار با استفاده از فناوری CMOS 0.18 نانومتری تحت ولتاژ منبع 1 ولت، طراحی شده است، و نتایج شبیه سازی نشان می دهند که نوسان خروجی rail to rail با استفاده از گین حالت-مشترک پایین (-15 dB)، بدست می آید. نوسان خروجی مدار 0.7 v می باشد. تلفات توان مدار 0.96 میکرووات می باشد.

 جهت دانلود محصول اینجا کلیک نمایید

ترجمه مقاله تنظیم مقاوم کنترل کننده PSS به منظور افزایش پایداری سیستم قدرت

ترجمه مقاله تنظیم مقاوم کنترل کننده PSS به منظور افزایش پایداری سیستم قدرت

فایل دانلودی شامل : پاورپوینت و اصل مقاله و ترجمه آن می باشد.

چکیده: هدف از این مقاله به چند منظور است طراحی از تک ماشین پایدار کننده های سیستم قدرت(PSSs) با استفاده از اصلاح الگوریتم جهش قورباغه (MSFLA).. توانایی روش پیشنهاد شده برای تنظیم بهینه با حضور CPSSs به طور گسترده استفاده شده است. طراحی پارامترهای PSSs به یک مشکل تبدیل شده است برای مشکل بهینه سازی با چند تابع هدف شامل ضریب میرایی مطلوب و نسبت میرایی مطلوب از روش های سیستم قدرت که توسط الگوریتم MSFLA حل شده است. توانایی روش پیشنهاد شده در یک سیستم قدرت تک ماشین تحت شرایط عملیاتی متفاوت و اختلالات تایید شده است . نتایج روش پیشنهاد شده در مقایسه با الگوریتم ژنتیک (GA) مبنی بر تنظیم PSS از طریق برخی از شاخص های عملکرد , عملکرد قوی خود را آشکار میکند.

کلمات کلیدی: طراحی PSS، اصلاح الگوریتم جهش قورباغه (MSFLA)، بهینه سازی چند هدفه، الگوریتم ژنتیک(GA).

 جهت دانلود محصول اینجا کلیک نمایید

ترجمه مقاله تشخیص انتشار عدم تعادل ولتاژ در سیستم های قدرت شعاعی

ترجمه مقاله تشخیص انتشار عدم تعادل ولتاژ در سیستم های قدرت شعاعی

فایل دانلودی شامل اصل مقاله و ترجمه آن می باشد.

چکیده :

تشخیص انتشار عدم تعادل ولتاژ (VU)، بخشی انتگرالی در فرآیند مدیریت عدم تعادل ولتاژ (VU) است که بارها نسبتی از ظرفیت جذب عدم تعادل سیستم قدرت را به خود اختصاص می دهند. گزارش کمیسیون بین المللی الکتروتکنیک IEC/TR 61000-3-13:2008 بیان دارنده ی یک روش اختصاص انتشار عدم تعادل ولتاژی می باشد که نشان دهنده این حقیقت است که VU (عدم تعادل ولتاژ) می تواند در نقطه اتصال رایج(PCC) _مبنی بر عدم تعادل شبکه بالادست و عدم تعادل بار_ بوجود آید. اگرچه این در صورت تخصیص انتشار عدم تعادل می باشد، تکنیک های تشخیص انتشار پس از اتصال (منظور اتصال یک تاسیس خاص)، فقط در صورتی وجود دارد که بار تنها شرکت کننده ی عدم تعادل ولتاژ در نقطه ی PCC باشد. این روش تشخیص، نیازمند تفکیک سطح انتشار VU پس از اتصال، به بخش های اصلی اش می باشد. برای توسعه ی روش های مناسب بدین منظور، اطلاعات مورد نیاز مربوط به پیش و پس از اتصالات باید داده شوند تا اطمینان حاصل شود که این اطلاعات به سادگی پذیرفته می شوند. این مقاله مبانی نظری اصولی را که می توان از آن برای تشخیص سهم انتشار VU (عدم تعادل ولتاژ) ایجاد شده توسط منبع بالا دست، خطوط نامتقارن، و بار برای یک سیستم قدرت شعاعی استفاده کرد، ارایه می دهد. این روش، پیکربندی های مختلفی را برای بارها، شامل موتورهای القایی، ارایه می دهد. ارزیابی های بدست آمده با بکارگیری مبانی نظری بر سیستم مورد مطالعه، با استفاده از تجزیه تحلیل های پخش بار نامتعادل در MATLAB و با استفاده از نرم افزار DIgSILENT PowerFactory بدست آمده اند.

اصطلاحات مربوطه :

عدم تعادل جریان، عدم تقارن بار، کیفیت توان، عدم تقارن ذاتی شبکه، عدم تعادل ولتاژ (VU)، اختصاص انتشار VU، تشخیص انتشار VU.

 جهت دانلود محصول اینجا کلیک نمایید